SCADA / प्रक्रिया सुरक्षा

SIL सत्यापन कैलकुलेटर

IEC 61511-1 §6.3 के अनुसार SIF लूप के PFDavg, प्राप्त SIL स्तर, आर्किटेक्चर बाधाएं और proof test अंतराल सत्यापित करें।

प्रीसेट

सेंसर / ट्रांसमीटर

प्राप्त SIL (Target)

मतदान आर्किटेक्चर

Proof Test अंतराल

Proof Test अंतराल (घंटे) Proof test के बीच घंटे। 8760 h = वार्षिक परीक्षण।

सामान्य कारण विफलता (β)

β-कारक (सामान्य कारण)

IEC 62061 §6.7.3: आमतौर पर 2–10%, डिफ़ॉल्ट 5%

आर्किटेक्चर बाधाएं

सेंसर HFT डिफ़ॉल्ट विफलता दरों का उपयोग करने के लिए खाली छोड़ें (λ_DU=1×10⁻⁷, MTTF=87600 h)

सेंसर SFF (%) IEC 62061 §6.7.3: आमतौर पर 2–10%, डिफ़ॉल्ट 5%